GDR SOCSIP

Au cours de l’année 2011, un workshop thématique a été organisé les 17 et 18 Novembre à Gardanne, en partenariat avec l’association ARCSIS (http://www.arcsis.org/), sur le thème « Embedded Non-Volatiles Memories » (Session 3 : Reliability, Security and Testing of NVM), et a rassemblé plus de 150 participants. 

Le programme détaillé de ce workshop, ainsi que toutes les informations utiles, sont donnés sur le lien suivant : http://www.e-nvm.org/

Journée de travail "Test & Tolérance" sur les Mémoires du 6 Mai 2010 "Amélioration du Rendement et Fiabilité des Mémoires"

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Agenda

10h00 : Acceuil des participants
10h15 : Introduction ( P. Girard - LIRMM, R. Leveugle - TIMA)
10h20 : Neutron Detection Through an SRAM-Based Test Bench (Luigi DILILLO - LIRMM, Montpellier)
11h10 : SRAM Yield and Manufacturing aware Design flow and Sign-off Process (Olivier RIZZO - Sté Infineon Technologies, Sophia Antipolis)
12h00 : Déjeuner
14h00 : Analyse et Modélisation de la Défectivité des Mémoires Non-Volatiles (Jeremy PLANTIER - Sté ST Microélectronics, Rousset)
14h50 : Test et Fiabilité des Mémoires Flash Embarquées (P.-D. MAUROUX - LIRMM, Montpellier - En partenariat avec Sté Atmel, Rousset)
15h40 : .Architectures Innovantes et Technologies Emergentes pour l‚Amélioration de la Fiabilité des Futurs Circuits Mémoires (Romain LAFFONT et Damien DELERUYELLE - IM2NP, Marseille)
16h30 : Conclusion
16h40 : Fin de la journée de travail

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Résumé des présentations

Titre : Neutron Detection through an SRAM-Based Test Bench
Intervenant : Luigi DILILLO - LIRMM, Montpellier
Résumé : With this talk, we introduce a novel technique for neutrons detection that relies on the sensitivity of SRAM cells to particle radiation. In particular, we propose a system based on a memory test bench that records the neutron reactions in the memory array. This study is made in the framework of Hamlet project (ANR) and its aim is the evaluation of electronics reliability in radiating environment.
Mots Clés : Neutrons, Single Event Upset, Soft Error Rate, SRAM, Core-cell, Memory Test.

Titre : SRAM Yield and Manufacturing aware Design flow and Sign-off Process
Intervenant : Olivier RIZZO - Sté Infineon Technologies, Sophia Antipolis
Résumé : The presentation describes the design methods to reduce of the product defects during manufacturing (product yield) caused by systematic and random defect limited yield. The design methods include the identification of Yield and Reliability relevant parts and the description of optimization techniques to improve layout yield and manufacturability within existing RTLtoGDS design flow. The presentation will focus on the following topics:
*       Critical Area (CA)
*       Lithography
*       CMP (Chemical Mechanical Polishing)

Titre : Analyse et Modélisation de la Défectivité des Mémoires Non-Volatiles
Intervenant : Jeremy PLANTIER - Sté ST Microélectronics, Rousset
Résumé : Dans cette présentation on parlera de la modélisation de la defectivité des EEPROM en terme de rétention.
Puis nous aborderons une étude de corrélation statistique entre la perte de charge en rétention et la perte de charge provoqué par stress électrique (Drain Stress).
Pour finir, nous verrons comment extraire la densité de pièges dans l'oxyde tunnel générée par cyclage. Nous obtenons une courbe du taux de pièges en fonction du nombre de cycles, à partir de laquelle nous tenterons d'appliquée la méthode d'approche qui prend en considération un seul piège moyen, par lequel transite un courant de capture et un courant d'émission de charges. Nous arrivons ici à l'image du courant TAT (Trap Assisted Tunneling).

Titre : Test et Fiabilité des Mémoires Flash Embarquées
Intervenant : P.-D. MAUROUX - LIRMM, Montpellier - En partenariat avec Sté Atmel, Rousset
Résumé : L'utilisation croissante d'équipements nomades entraine une forte demande de mémoires non-volatiles. Dans ce contexte, les mémoires Flash sont les plus utilisées pour leur non-volatilité, programmation "électrique", faible consommation, forte densité d'intégration etc ... Cependant, leur technologie, basée sur le concept de grille flottante, peut être sujette aux défauts. Cette présentation résume les travaux menés conjointement par le LIRMM et ATMEL et adressera les points suivants :
- Modélisation électrique des mémoires NOR et NAND
- Injection de défauts résistifs
- Modélisation de faute

Titre : Architectures Innovantes et Technologies Emergentes pour l‚Amélioration de la Fiabilité des Futurs Circuits Mémoires
Intervenant : Romain LAFFONT et Damien DELERUYELLE - IM2NP, Marseille
Résumé : Face à la demande croissante en dispositifs mémoires non-volatiles, il est primordial que les mémoires non volatiles, de type Flash en particulier,  puissent franchir les nombreuses difficultés liées à leur miniaturisation. Aujourd'hui différents scénarii sont envisagés pour solutionner ces difficultés technologiques et atteindre les n˛uds technologiques sub-32nm. Ces approches vont de l'utilisation de nouveaux matériaux fonctionnels ou de nouvelles architectures de type Flash au développement de nouvelles technologies mémoires non-volatiles.
L‚amélioration de la fiabilité passe obligatoirement par une analyse fine des phénomènes conduisant à sa dégradation. Les solutions pour améliorer cette fiabilité peuvent être de deux sortes : d‚une part améliorer les caractéristiques intrinsèques des composants (procédés de fabrication, introduction de nouveaux matériaux, ∑) ; d‚autre part de proposer des designs de cellule plus robuste aux contraintes de fonctionnement. Ces deux approches seront exposées.
La deuxième partie de cet exposé sera dédié aux mémoires non-volatiles de type ReRAM (Resistive Random Acess Memory) qui sont aujourd'hui étudiées comme candidat possible au remplacement des mémoires Flash actuelles pour les n˛uds technologiques sub-32nm.

Journée de travail "Test & Tolérance" du GDR SoC-SiP du vendredi 21 mars 2008 à Paris, site de Jussieu

Programme
10h00 : Accueil des participants
10h15 : Introduction ( P. Girard - LIRMM, R. Leveugle - TIMA)
10h20 : Intégrité des signaux électriques analogiques et radiofréquences dans les systèmes complexes (François J. R. Clément - Coupling Wave Solutions) - ANNULE
11h10 : Prévision du vieillissement des composants en utilisation et de l'effet sur l'évolution paramétrique des fonctions analogiques (François Marc - IMS)
12h00 : Déjeuner
13h40 : Contraintes industrielles du test Analogue, Mixte et RF (Jean-Louis Carbonero - STMicroelectronics)
14h30 : Test alternatif de circuits et systèmes analogiques RF (E. Simeu, H. Stratigopoulos - TIMA)
15h20 : Challenges du test des circuits analogiques et mixtes (Serge Bernard - LIRMM)
16h10 : Conclusions
16h30 : Fin de la journée de travail
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Journée Thématique "Test de Mémoires" du jeudi 5 juillet 2007 à Marseille, au L2MP, site Polytech'Marseille

Programme
10h00 : Accueil des participants
10h10 : Introduction ( P. Girard - LIRMM)
10h20 : Test des mémoires Flash embarquées (J.M. Daga - ATMEL)
11h20 : Test des EEPROM - mécanismes de défaillances (J.M. Portal - L2MP)
12h00 : Déjeuner
13h30 : Test des EEPROM orienté "process development" (Christine Relliaud - STMicroelectronics)
14h10 : Test des mémoires SRAM - modèles de fautes et algorithmes (A. Virazel - LIRMM)
14h50 : Test des mémoires SRAM - BIST et ouverture sur les dérives du processus de fabrication (M. Bastian - Infineon Technologies)
15h30 : Modes de défaillance des technologies mémoires émergentes (Ch. Muller - L2MP)
16h15 : Conclusion
16h30 : Fin de la journée de travail
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Journée Thématique : Groupe 'Conception tolérante aux fautes, défauts et dispersions' du mardi 6 février 2007 à Paris, à l'Université Pierre et Marie Curie, site Jussieu

Programme
10h00 : Acceuil des participants
10h15 : Introduction ( R. Leveugle - TIMA)
10h30 : Bilan de l'enquête réalisée en Novembre 2006 ( R. Leveugle - TIMA)
10h45 : Suggestions et discussion sur l'organisation du groupe de travail
11h00 : Sensibilité aux fautes et dispersions, et solutions potentielles (L. Anghel - TIMA)
12h00 : Déjeuner
13h15 : Test et analyse par faisceau laser : plateforme et applications (V. Pouget - IMS)
14h15 : Prise en compte du vieillissement en conception analogique (B. Dubois - InESS)
15h15 : Nouveaux dispositifs et dispersions : cas des CNTFET (S. Frégonèse - IMS)
16h15 : Conclusion
16h30 : Fin de la journée de travail
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Journée Thématique Groupe 'Test au Niveau Système de SOC et de SIP' du 19 Décembre 2006 à 10h à Paris au LIP6, site Jussieu - salle 203-205

Programme
10h00 : Accueil des participants
10h20 : Introduction ( P. Girard - LIRMM)
10h30 : Test des SiP (P. Cauvet - NXP)
12h00 : Déjeuner
13h15 : Test logiciel des coeurs embarqués dans un SOC (M. Benabdenbi - LIP6)
14h15 : Qualification au niveau comportemental de stimuli pour la validation de conception de SoCs AMS & RF (V. Beroulle - LCIS)
15h15 : Fiabilisation d’architectures multi-cœurs scalables (O. Heron - CEA LIST)
16h15 : Conclusion
16h30 : Fin de la journée de travail