Le deuxième colloque du GDR SOC-SIP du CNRS s'est tenu les 4-5-6 juin 2008 à Paris, ENST sur le thème 'System-On-Chip & Sytem-In-Package.
L'objectif de cette manifestation est de rassembler les équipes françaises menant des recherches dans le domaine de la Conception et du Test de circuits et de systèmes électroniques. Le colloque offrira un espace permettant différents types de communication:
- présentation
- poster
- panel
- etc...
Le Colloque se veut un espace de communication de notre communauté et privilégie les occasions de discussions et d'échanges, notamment sous la forme de posters, table-rondes, entre la communauté scientifique et les industriels du domaine.
Pas de frais d'inscription. Le GDR prend en charge les frais d'organisation (salles, pochettes, pauses, déjeuners et le repas de Gala).
Les participants assument leur frais de déplacement et d'hébergement.
Bien que l'inscription soit gratuite, nous demandons aux participants de s'inscrire sur le site web pour des raisons compréhensibles de logistique. En cas d'affluence, l'admission suit le principe suivant :
- Les présentateurs d'exposés (premier jour) ou de poster (deuxième jour) sont admis aux sessions et reçoivent toutes les prestations (pochettes, repas...)
- Les auditeurs inscrits sur le site web reçoivent toutes les prestations (pochettes, repas...) et sont admis aux sessions dans la mesure des places
disponibles selon le principe du 'premier inscrit premier servi'.
- Les auditeurs non-inscrits sur le site web ne reçoivent pas les prestations (pochettes, repas...) mais pourront éventuellement être admis dans les sessions dans la mesure des places disponibles.
Programme du Colloque
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Mercredi 4 Juin
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10h00-11h00 : Session Ouverture
10h00-10h05 : Ouverture par M. Renovell & J.F Naviner
10h05-10h10 : Bienvenue par Henri Maître, directeur adjoint de TELECOM ParisTech
10h10-10h20 : Organisation du Colloque par J.F. Naviner
10h20-10h30 : Activités du GDR par M. Renovell
10h30-10h45 : Bilan du nouveau thème 'Technologies Emergentes' par JO Klein
10h45-11h00 : Bilan du nouveau thème 'Systèmes Hétérogènes' par I. OConnor
11h00-13h00 : Session Poster P1 : AMS & RF et Technologie Emergentes
Responsables : Y. Deval, J.O. Klein, C. Maneux
1. Approche du Re-Use par les méthodes ensemblistes dans la conception des SoC
Jacques MICHEL, François SCHWARTZ (InESS)
2. Modèle Comportemental de l’ADPLL en VHDL-AMS
Wissam Altabban (COMELEC TELECOM ParisTech)
3. Méthode de conception analogique robuste aux dispersions paramétriques
Hubert FILIOL, Ian O’CONNOR, Dominique MORCHE (Institut des Nanotechnologies de Lyon , CEA Leti)
4. Optimizing the Number of Channels for Time-Interleaved Sample-and-Hold Circuits
Chadi Jabbour, Van Tam Nguyen, Patrick Loumeau (TELECOM ParisTech)
5. Improved Cascaded Delta-Sigma Architecture
Hasham Ahmed Khushk, Van Tam Nguyen, Patrick Loumeau (LTCI-TELECOM ParisTech)
6. VHDL-AMS Models of Millimeter-wave Oscillators
Michael Kraemer, Daniela Dragomirescu, Robert Plana (LAAS, University of Toulouse)
7. Validation of a Mixed-Signal Board ATPG Method
Bertrand GILLES, Valérie-Anne NICOLAS, Laurent NANA (Université de Brest)
8. Substrate Noise Analysis in a CMOS UWB SoC
A. Fanaei, M. Battista, J. Gaubert, S. Bourdel, Ph. Pannier, Y. Bachelet (IM2NP)
9. Design method for high frequency carrier to die transitions in UWB SiP
Olivier Fourquin, Joseph Romen Cubillo, Jean Gaubert, Sylvain Bourdel, Marc Battista, Nicolas Dehaese (IM2NP)
10. Automatic Circuit Layout for Emerging Nanoscale Architectures
Ciprian TEODOROV, Catherine DEZAN, Loic LAGADEC (Lab-STICC)
11. Spin-MTJ based Non-Volatile Flip-Flop
Weisheng Zhao, Eric Belhaire, Jacques-Olivier Klein, Claude Chappert (IEF)
12. RSFQ comparator modelling for superconducting sigma-delta bandpass ADC application with VHDL-AMS
Guelaz Rachid, Desgreys Patricia, Loumeau Patrick (LTCI-TELECOM ParisTech)
13. Discussion on the Physical Parameters of a RTD Analytical Current-Voltage Model
A. Medjahdi, E. Buccafurri, F. Calmon, R. Clerc, N. Baboux, A. Poncet, (INL - INSA Lyon, IMEP-LAHC)
14. Discussion on the most stable state in a SET static current model
W. Xuan, F. Calmon, N. Baboux (INL - INSA Lyon)
15. Conception d’une endoprothèse communicante dédiée au suivi post-opératoire des anévrismes de l’aorte abdominale
J. MAZEYRAT, O. ROMAIN, P. GARDA, P. LEPRINC ( SYEL – UPMC, AP-HP GROUPE PITIE SALPETRIERE)
13h00–14h30 : Repas
14h30-15h30 : Session Exposé E1 : Test et Tolérance
Responsables : P. Girard et R. Leveugle
14h30 : "Impact des Nouvelles Technologies sur les Mécanismes de Défaillance dans les Mémoires et les Conséquences sur le Test et la Conception"
Jean-Michel DAGA, ATMEL - Rousset
15h00 : "Suitability of FPGAs for Aeronautic Applications ? A Focus on Their Sensitivity Towards Natural Radiation Environment"
Antonin BOUGEROL, EADS - Suresnes
15h30-17h00 : Session Poster P2 : Reconfigurable et Consommation
Responsables : N. Julien, C. Belleudy, D. Demigny, L. Torres
1. OLLAF : a Fine Grained Dynamically Reconfigurable Architecture for OS Support
Samuel Garcia, Bertrand Granado (ETIS, ENSEA, Univ Cergy-Pontoise)
2. SWP for multimedia operator design
Shafqat Khan, Emmanuel Casseau, Daniel Menard (IRISA / CAIRN)
3. Un Processeur Analogique en technologie 65nm CMOS destiné à la Radio Logicielle pour des Terminaux Mobiles
F. Rivet, Y. Deval, D. Dallet, D. Belot, J.B. Bégueret (IMS, STMicroelectronics)
4. A Framework of Reusing of Functional Units for Dynamically Reconfigurable FPGAs
Ting Liu, Camel Tanougast, Serge Weber (LIEN-UHP)
5. A Coarse grained FPGA Architecture Exploration Environment
Husain Parvez, Zied Marrakchi, Habib Mehrez (LIP6, UPMC)
6. Self-organizing System-on-chip based on Reconfigurable Technology
Slavisa Jovanovic, Camel Tanougast, Serge Weber (Université Henri Poincaré – LIEN)
7. Programming methods for dynamically reconfigurable CNTFET logic cell matrix
Junchen Liu, Ian O'Connor, David Navarro, Frédéric Gaffiot (INL)
8. A MDE methodology for implementing Partially Dynamically Reconfigurable FPGAs
Imran Rafiq Quadri, Samy Meftali, Jean-Luc Dekeyser (LIFL - University of Lille)
9. Système de numérisation hautes performances pour des applications multistandard
C. Jabbour, A. Beydoun, P. Loumeau, V. T. Nguyen, J.F. Naviner (TELECOM ParisTech.)
10. Mozaïc : Plate-forme de développement d'architectures reconfigurables
Julien Lallet (IRISA)
11. Structures élémentaires pour la conception de circuits reconfigurables à l'aide de MRAM
Yoann Guillemenet, Lionel Torres (LIRMM)
12. Une approche système pour la conception d’une interface radio UWB reconfigurable pour les réseaux de capteurs
Aubin Lecointre, Daniela Dragomirescu, Robert Plana (Université de Toulouse, LAAS-CNRS)
13. Virtualisation de l’ordonnancement matériel sur plateforme reconfigurable dynamiquement
BELAID Ikbel, Fabrice MULLER, Alain GIULIERI, (LEAT Université de Nice Sophia Antipolis)
14. Un modèle de l’adaptation dynamique pour SoC auto-adaptatif
Xun ZHANG, Hassan RABAH, Serge WEBER (Nancy Université-LIEN)
15. Energy Saving Techniques for Symmetric Multiprocessor Architectures
Marius Gligor, Lobna Kriaa, Frédéric Pétrot (TIMA Laboratory)
16. Improving resource utilization and energy consumption through hierarchical scheduling approach in real-time MP-Systems
M. K. BHATTI, M. FAROOQ, C. BELLEUDY, M. AUGUIN (LEAT, University of Nice-Sophia Antipolis)
17. Modélisation, Estimation et Optimisation de la consommation des interconnexions dans les SOC
A. Courtay, J. Laurent, N. Julien, O. Sentieys (Lab-STICC - UBS – Lorient, IRISA - UR1 – Lannion)
18. Modélisation de la consommation d'un amplificateur faible bruit
Lucas Alves Da Silva, William Tatinian, Gilles Jacquemod (LEAT)
19. Energy Modeling of Embedded Real Time Operating Systems
Saadia Dhouib, Jean-philippe Diguet, Eric Senn, Johann Laurent (Lab-STICC)
20. Compensation de perte dans les réseaux de capteurs
Soude Henoc (Université Paris 8)
21. Memory Management and Data Placement Optimizations for Low-Power
Maha IDRISSI AOUAD, Olivier ZENDRA (LORIA, INRIA Nancy - Grand Est)
22. Power Management Architecture for Software Component-based Development
Thibault DUPONT, Vincent Seignole, Cécile Belleudy, Michel Auguin (Thales, LEAT)
17h00-18h00 : Session Exposé E2 : Technologies Emergentes et Circuits Reconfigurables
Responsables : J.O. Klein et D. Demigny
17h00: "Towards fault-tolerant nanoscale processors on semiconductor nanowire grids"
Andras Moritz, University of Massachusetts - Amherst
18h00- … : Cocktail
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Jeudi 5 Juin
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09h30-10h30 : Session Exposé E3 : Logiciel Embarqués et Architectures
Responsables : F. Pétrot et F. Wajsburt
9h30: "Architecture et programmation du circuit MAGALI"
Romain Lemaire, CEA-LETI
10h30-12h00 : Session Poster P3 : 'Test & Tolérance' et 'Systèmes Héterogènes'
Responsables : P. Girard, R. Leveugle, I. OConnor, P. Garda
1. Vertical Hall Devices in Standard 0.35 um CMOS technology featuring original spinning current technique
Joris Pascal, Luc Hebrard, Vincent Frick, Jean-Philippe Blondé (InESS)
2. Conception de MEMS : de l’idée à l’integration SoC/SiP
O. Leman, B. Alandry, E.M. Boujamaa, N. Dumas, F. Azaïs, L. Latorre, P. Nouet (LIRMM)
3. Cyclope a Smart Bi-Spectral Image Sensor for 3D Vision
A. Kolar, O. Romian, T. Graba, E. Belhaire, T. Ea, B. Granado (SYEL, ENST, IEF, ISEP, ETIS)
4. Intégration hybride d'un système d'amortissement vibratoire avec son électronique de contrôle
VIANT Jean-Nicolas, QUIQUEREZ Laurent, LU Guo-Neng (Institut des Nanotechnologies de Lyon)
5. SystemC AMS modeling of an electromechanical harvester of vibration energy
Caluwaerts, Galayko (LIP6)
6. SSTA with structure correlations considering input slope and output load variations
Zeqin Wu, Philippe Maurine, Gilles Ducharme, Nadine Azemard (LIRMM, I3M)
7. Tolérer Plus pour Fabriquer Plus
VIAL, BOSIO, GIRARD, LANDRAULT, PRAVOSSOUDOVITCH, VIRAZEL (LIRMM)
8. Testing SiP-SoC Wirelessly
Z. Noun, P. Cauvet, M.L. Flottes, S. Bernard, D. Andreu, J. Galy (NXP Semiconductors, LIRMM)
9. Evaluating Signal Reliability of Logic Circuits by Signal Probability Computation
Denis Teixeira Franco, Mai Correia, Lirida Naviner, Jean-François Naviner (Télécom ParisTech, LTCI)
10. Case Study on Logic Diagnosis for Industrial Circuits
P. Girard, L. Bouzaida, S. Pravossoudovitch, A. bosio, I. Izaute, Y. Ben Abboud (LIRMM, STMICROELECTRONICS)
11. Méthodologie de Conception d'un Processeur à Pile de Données Sûr de Fonctionnement
Mehdi JALLOULI, Camille DIOU, Fabrice MONTEIRO, Abbas DANDACHE (Université de Metz)
12. Un Algorithme de Routage Reconfigurable pour la Tolérance aux Fautes dans le micro-réseau DSPIN
Zhen ZHANG, Alain GREINER (LIP6)
13. Premiers resultats sur l'utilisation d'ACL2 pour l'evaluation de la consequence des erreurs logiques
Renaud CLAVEL, Laurence PIERRE, Regis LEVEUGLE (Laboratoire TIMA)
14. Network-on-Chip Fault Tolerance through Checkpoint and Rollback Recovery
Claudia Rusu, Cristian Grecu, Lorena Anghel (TIMA, University of British Columbia)
15. Formal Verification of the Communications in Networks on Chips
Amr HELMY, Laurence PIERRE (Laboratoire TIMA)
16. Modeling for weak-bridge defects in presence of crosstalk
Houarche Nicolas (LIRMM)
17. Sécurisation de décodeurs parallèles-pipeline pour codes correcteurs cycliques
Houssein JABER, Fabrice MONTEIRO, Abbas DANDACHE (Laboratoire LICM)
18. A History-Based Technique for Faults Diagnosis in SRAMs
Ney, Bosio, Dilillo, Girard, Pravossoudovitch, Virazel, Bastian (LIRMM, Infineon)
12h00-13h00 : Session Exposé E4 : Circuits AMS & RF
Responsables : Y. Deval et P. Desgreys
12h00: "Modélisation d'une ADPLL en SystemC"
Hervé Petit, Telecom ParisTech
12h30: "Architecture intégrée in situ de mesure de coefficient de qualité pour résonateurs MEMS"
Hervé Mathias, MiNaSys IEF, Paris XI
13h00-14h30 : Repas
14h30-15h30 : Session Exposé E5 : Consommation et Energie
Responsables : N. Julien et C. Belleudy
14h30: "Pourquoi et comment faut-il développer des modèles pour estimer de
manière réaliste la consommation dans les SoC ?
N. Julien et C. Belleudy
14h40: "Mise en perspective des problèmes lies a la consommation des SOC"
Yves Leduc, TI
15h05: "Gestion de la consommation dans les systèmes multiprocesseur sur silicium"
Benchehida Karim, CEA-LIST
15h30-17h00 : Session Poster P4 : Logiciels Embarqués et Architectures
Responsables : F. Pétrot et F. Wajsburt
1. Distributed Pervasive Phylogenetic application using a Bio-inspired Agent Framework
O.Brousse, G. Sassatelli, T. Gil, F. Grize, M.Robert, L.Torres ( LIRMM, UNIL)
2. Utilisation combinée d'approches statique et dynamique pour la génération d'instructions spécialisées
Kevin Martin, François Charot (Irisa/Inria Rennes Bretagne Atlantique)
3. Design and Prototyping of a (31,29)2 Reed-Solomon Turbo Decoder processing at 5-Gb/s
C. LEROUX, G. LE MESTRE, C. JEGO, P. ADDE, M. JEZEQUEL (TELECOM Bretagne)
4. Using TLM Simulation Methodology Under STARSoC
BOUKHECHEM Sami, El-Bay BOURENNANE (LE2i)
5. Crossbus: Flot de conception et NoC pour MPSoPC
G. Oshiro Zardo, D. Houzet, S. Huet (INPG GIPSA-Lab CNRS, UFRGS Brazil)
6. Exploration de mécanismes de communication pour architectures parallèles embarquées
A. Guerre, N. Ventroux, R. David, A. Mérigot (CEA-List, IEF - Université de Paris Sud)
7. Architecture flexible pour la stéréovision embarquée
Mehdi Darouich, Stéphane Guyetant, Dominique Lavenier (CEA- LIST, IRISA)
8. A parallel approach for fast prototyping of software and hardware architecture dedicated to embedded real-time image processing
Jean Pierre Dérutin, Lionel Damez, Alexis Landrault (LASMEA)
9. Some MPSoC Architectures for Adaptive Work-Stealing Algorithms
Quentin Meunier (Laboratoire TIMA)
10. Optimization of the nD-AP Cache memory hierarchy
Zahir Larabi, Yves Mathieu, Stéphane Mancini (TELECOM ParisTech, GIPSA LAB Grenoble)
11. Efficient and Optimal Multiprocessor Scheduling for Real Time Tasks
Muhammad Farooq, Muhammad Khurram Bhatti, Fabrice Muller, Michel Auguin (LEAT)
12. Une paire matérielle projecteur/rétroprojecteur pour la reconstruction TEP 3D
Nicolas GAC, Stéphane MANCINI, Michel DESVIGNES (ETIS/ENSEA/UCP , Gipsa-lab)
13. Hardware Memory Security Management
Guy Gogniat, Romain Vaslin, Jean-philippe Diguet (Lab-STICC UMR 3192 CNRS)
14. Architecture matérielle très haut débit pour l’encodage – décodage CAVLC pour H.264/AVC
Michael Guarisco, Hassan Rabah, Serge Weber (LIEN – UHP)
15. UML models for real-time embedded system
Jorgiano Vidal, Florent de Lamotte, Guy Gogniat (European University of Brittany – UBS)
16. Redéploiement automatique d’applications logicielles multitâches sur architectures MPSoC en cas de panne franche
Nicolas Pouillon, Alain Greiner (LIP6)
17. Étude de faisabilité et caractérisation d'une architecture MP-SoC modélisée avec SoCLib
Mathieu Carrier (LIP6)
18. A generic Memory Management Unit for the SoCLib virtual prototyping platform
Yang Gao, Alain Greiner (LIP6)
19. SystemC modeling of A Low Power Analog CMOS Image Sensor Architecture
A. Verdant, P. Villard, A. Dupret, H. Mathias (CEA LETI, IEF - Université de Paris Sud 11)
20. Sécurisation d'une plateforme multi-processeur à mémoire partagée autour d'un réseau sur puce par une technique de partitionnement en compartiments logiques confinés
Joël Porquet, Christian Schwarz, Alain Greiner (STMicroelectronics, LIP6)
21. Conception d’un support de virtualisation sécurisée pour MPSOC
Geoffrey Plouviez, Franck Wajsbürt (LIP6)
17h00-18h00 : Session Exposé E6 : Technologies Emergentes et Circuits Reconfigurables
Responsables : J.O. Klein et D. Demigny
17h00: " OS et Reconfigurable "
Fabrice Muller, LEAT, Nice.
17h30: "De l'optique dans le silicium pour les circuits intégrés du futur"
Laurent Vivien, IEF
20h00-… : DINER DE GALA – Restaurant du Louvre (Voir Plan)
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Vendredi 6 Juin
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09h30-10h00 : 'La place des Circuits et Systèmes Intégrés dans les programmes de l'ANR'
B. Braunschweig, Responsable de Programme ANR
10h00-10h20 : 'Le GDR ISIS'
M. Paindavoine, Université de Bourgogne
10h30-10h30 : Pause
10h30-11h30 : Session Exposé E7 : Systèmes Hétérogènes
Responsables : I. OConnor et P. Garda
10h30: " Conception hétérogène : des nano aux logiciels, enjeux et perspectives "
Cyril Condemine, CEA-LETI
11h00: "Méthodes et outils de la conception microsystème: exemple de l'énergie embarquée"
Daniel Esteve, LAAS, Toulouse
11h30-12h00 : Session AG du GDR, Bilan et Clôture
Responsables : M. Renovell et A. Greiner
