L'objectif de cette manifestation a été de rassembler les équipes françaises menant des recherches dans le domaine de la Conception et du Test de circuits et de systèmes électroniques. Le colloque a offert un espace permettant différents types de communication:
- Le premier jour (mercredi 13 juin) etait dédié aux 6 Groupes Thématiques du GDR à raison d'une heure environ par groupe. Des exposés de synthèse sur les réunions et travaux des groupes seront présentés ainsi que des exposés prospectifs.
- Le deuxième jour (jeudi 14 juin) etait consacré à la présentation des travaux de doctorants sous forme de sessions poster (Se reporter à l'onglet 'soumission' du site web du GDR pour les modalités de soumission).
- Le troisième jour (vendredi 15 juin) proposait une table ronde sur un thème particulier (certainement sur le financement de la recherche publique mais à confirmer) ainsi qu'un bilan/discussion collectif sur le GDR avec le Comité de Pilotage.
Le Colloque se veut un espace de communication de notre communauté et privilégie les occasions de discussions et d'échanges, notamment sous la forme de posters, table-rondes, entre la communauté scientifique et les industriels du domaine.
Pas de frais d'inscription. Le GDR prend en charge les frais d'organisation (salles, pochettes, pauses, déjeuners et le repas de Gala).
Les participants assument leur frais de déplacement et d'hébergement.
Bien que l'inscription soit gratuite, nous demandons aux participants de s'inscrire sur le site web pour des raisons compréhensibles de logistique. En cas d'affluence, l'admission suit le principe suivant :
- Les présentateurs d'exposés (premier jour) ou de poster (deuxième jour) sont admis aux sessions et reçoivent toutes les prestations (pochettes, repas...)
- Les auditeurs inscrits sur le site web reçoivent toutes les prestations (pochettes, repas...) et sont admis aux sessions dans la mesure des places
disponibles selon le principe du 'premier inscrit premier servi'.
- Les auditeurs non-inscrits sur le site web ne reçoivent pas les prestations (pochettes, repas...) mais pourront éventuellement être admis dans les sessions dans la mesure des places disponibles.
Programme du Colloque
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MERCREDI 13 JUIN
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| 09h00-09h30 | Ouverture du colloque | ||
| 09h30-10h30 | Session Exposé E1 : Architectures Reconfigurables | ||
| Animateur: Didier Demigny (Univ. Rennes I) | |||
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09h30-09h45
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Présentation du thème et bilan des journées thématiques Didier Demigny (IRISA - Univ. Rennes I)  |
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09h45-10h00
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Technologies et Architectures Emergeantes Eric Belhaire (IEF – CNRS – Univ. Paris-Sud) |
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10h00-10h15
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Méthodes et Outils pour le reconfigurable Ronan Keryell (ENST Bretagne) |
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10h15-10h30
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Gestion de Configuration Jean Philippe Diguet (LESTER – Univ. Bretagne Sud) |
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| 10h30-12h00 | Session Poster P1 : AMS & RF – Conception Tolérante | ||
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1.1
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An I2C Bus Controller Model and Simulation in SystemC-AMS M. Alassir, J. Denoulet, O. Romain & P. Garda (Groupe SYEL) |
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1.2
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IP-Based Library for analog design reuse Levi T., Lewis N., Tomas J., Fouillat P. (IMS, Université Bordeaux 1) |
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1.3
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Une nouvelle approche du Re-Use dans la conception des SoC Jacques Michel, François Schwartz (InESS) |
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1.4
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Simulation multi-moteurs Matlab-Simulink, ADVance MS pour la Conception d'une Boucle à Verrouillage de phase Benjamin NICOLLE, William TATINIAN, Jean-José MAYOL, Jean Oudinot, Gilles JACQUEMOD (Mentor Graphics - Laboratoire d'Electronique Antennes & Télécommunications) |
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1.5
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Vers les Convertisseurs Analogiques Numériques à Echantillonnage Non-Uniforme Manel Ben-Romdhane(1,2), Patricia Desgreys(1), Patrick Loumeau(1), Chiheb Rebai(2), Khaled Grati (2) etAdel Ghazel (2) (LTCI-CNRS ENST Paris et CIRTA'COM de SUP'COM Tunis) |
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1.6
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Modélisation comportementale d'une ADPLL en VHDL-AMS Wissam Altabban, Patricia Desgreys, Hervé Petit (CNRS Laboratoire Traitement) |
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1.7
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Nouvelle Configuration d’Electrode Cuff et Système d’Amplification Adapté Lionel Gouyet, Guy Cathébras, Serge Bernard, Yves Bertrand (LIRMM) |
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1.8
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Novel Approach for Cascade Delta-Sigma Modulator Hasham Ahmed KHUSHK, Van Tam NGUYEN, Patrick Loumeau (SIAM, Comelec, ENST Paris) |
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1.9
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Receiver Architecture for Low Data Rate Ultra-Wideband (UWB) Communications Ali Imran NAJAM, Jean François NAVINER, Van Tam Nguyen (CNRS-LTCI , GET-ENST) |
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1.10
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Optimisation de la télé-alimentation des systèmes RFID UHF grâce à la modélisation comportementale en VHDL-AMS R. Khouri, V. Beroulle, T-P. Vuong, S. Tedjini (LCIS-INPG) |
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1.11
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Equinox Solstice : A Fast Hierarchical Extractor And A Smart Comparator For Localizing Short Circuit And Deconnection Christian Masson, Jean-Paul Chaput, Wu YiFei (LIP6/SOC) |
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1.12
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Modélisation en langage VHDL-AMS des systèmes pluridisciplinaires D. GUIHAL; L. ANDRIEUX; D. ESTEVE (LAAS-CNRS) |
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1.13
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Connaissance et Optimisation pour la Synthèse Analogique Ramy Iskander, Dimitri Galayko, Marie-Minerve Louerat, Andreas Kaiser (LIP6-SOC) |
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1.14
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Mixed-Signal Clock-Skew Calibration for Time-Interleaved Analog-to-Digital Converters David Camarero, Karim Benkalaia, Jean-Franois Naviner, Patrick Loumeau (Télécom Paris GET/ENST, CNRS LTCI) |
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1.15
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Méthode de conception analogique pour la fiabilité pour le concepteur Benoît Dubois, Jean-Baptiste Kammerer, Luc Hébrard et Francis Braun (InESS) |
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1.16
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Environnement d'Analyse de Sûreté sur SoPC Pierre Vanhauwaert, Paolo Maistri (TIMA) |
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1.17
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Portes Logiques à base de CNTFET et Dispersion des Caractéristiques T. Dang, L. Anghel (TIMA laboratory) |
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1.18
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De l’utilisation de codes détecteurs dans les circuits sécurisés Vincent Maingot (Laboratoire TIMA) |
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1.19
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Fiabilisation des Réseaux sur Puce Alvin JUNG , Yannick BONHOMME, Patrick GIRARD et Christian LANDRAULT (CEA LIST – LIRMM -CNRS) |
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| 12h00-13h30 |
Déjeuner
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| 13h30-14h30 |
Session Exposé E2 : Test de SOC-SIP
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Animateur: Patrick Girard (LIRMM)
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13h30-13h45
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Présentation du thème et bilan des journées thématiques Patrick Girard (LIRMM) |
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13h45-14h30
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Challenges in Test and Diagnosis - or: Complexity is more than Size Pr. Hans Joachim Wunderlich (Stuttgart University) |
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| 14h30-16h00 |
Session Poster P2 : Logiciel Embarqué et Architecture Matérielle
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2.1
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Dynamic Sample Generation for Rapid MPSOC Simulation Melhem Tawk, Khaled Z.Ibrahim, Smail Niar (LAMIH, Université de Valenciennes) |
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| 2.2 | CodeRAKE: a scalable and cost-effective RAKE architecture for multi-user reception Mazen YOUSSEF, Fabrice MONTEIRO, Abbas DANDACHE, Camille DIOU (LICM) |
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| 2.3 | SoCView : Environnement de mise au point et d’instrumentation de systèmes massivement parallèles multi-processeurs à mémoire partagée sur puce (MP2SoC) Wahid BAHROUN, François PECHEUX (LIP6) |
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| 2.4 | Proportionate Scheduling of Hard and Soft Real Time Tasks Muhammad Farooq, Fabrice Muller, Michel Auguin (I3S CNRS) |
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| 2.5 | ODI: a Tool for Detection of Deadlock in Wormhole Networks on Chip Sami Taktak, Emmanuelle Encrenaz, Jean-Lou Desbarbieux (LIP6) |
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| 2.6 | Une architecture matérielle pour l’analyse en temps réel de de signaux large bande non-stationnaires Ludovic Noury, Habib Mehrez (LIP6, Université Pierre et Marie Curie) |
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| 2.7 | Communication Synthesis in the Case of an FPGA based Reconfigurable MPSoC Platforms el-bay bourennane (le2i Laboratory) |
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| 2.8 | Perplexus Project Olivier Brousse, Gilles Sassatelli, Thierry Gil, Michel Robert, Lionel Torres (LIRMM) |
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| 2.9 | Implémentation d'une application de détection d'obstacles en contexte routier sur un système intégré sur puce multi-processeurs Mathieu Carrier (LIP6/SOC) |
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| 2.10 | Hexo, exo-noyau pour MPSoCs hétérogène à mémoire partagée Alexandre Becoulet (LIP6) |
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| 2.11 | DSX: Un outil d'exploration architecturale efficace pour systèmes multi-processeurs intégrés sur puce Pouillon Nicolas (Laboratoire d'Informatique de Paris 6 Asim) |
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| 2.12 | Flexible Multi-ASIP SoC for High-Throughput Turbo Decoders Olivier Muller, Amer Baghdadi, Michel Jézéquel (Département électronique, ENST Bretagne) |
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| 2.13 | Flexible and Scalable on-Chip Communication Network for Multiprocessor Turbo Decoding Hazem Moussa, Amer Baghdadi, Michel Jezequel (ENST Bretagne / Département Electronique) |
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| 2.14 | Performance Modeling and Analysis of Asynchronous Linear-Pipeline Eslam Yahya & Marc Renaudin (TIMA) |
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| 2.15 | Etude de problèmes de cohérence mémoire dans des systèmes multiprocesseurs à mémoire partagée intégrés sur une même puce. P. Guironnet de Massas (TIMA) |
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| 2.16 | Environnement de conception logicielle pour applications embarquées Xavier Guérin (TIMA SLS) |
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| 2.17 | Intellectual Property Protection using IOs Watermarking Bertrand LE GAL, Lilian Bossuet et Dominique DALLET (IMS – Université de Bordeaux 1) |
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| 2.18 | Méthodologie de synthèse d’adaptateurs spatio-temporels Cyrille CHAVET, Philippe COUSSY, Pascal URARD et Eric MARTIN (LESTER) |
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| 16h00-17h00 |
Session Exposé E3 : Conception Tolérante aux fautes, défauts et dispersions
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Animateur: Régis Leveugle (TIMA)
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| 16h00-16h30 | Fautes, défauts et dispersions : évolutions et perspectives R. Leveugle, L. Anghel, TIMA |
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| 16h30-17h00 | Circuits sécurisés : nécessité de prendre en compte les fautes B. Robisson, CEA/CMPGC |
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JEUDI 14 JUIN
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| 09h30-10h30 |
Session Exposé E4 : Logiciel Embarqué et Architecture Matérielle
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Animateur: Frédéric Pétrot (TIMA)
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| 09h30-09h45 | ‘Résumé des discussions et perspectives de recherche du thème architecture et logiciel embarqué’ Frédéric Pétrot (TIMA) |
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| 09h45-10h30 | Challenges pour la conception et la vérification d'un SoC pour la HDTV Laurent Ducousso (HED:HVD, STMicroelectronics) |
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| 10h30-12h00 |
Session Poster P3 : Test – Consommation
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| 3.1 | Embedded Flash Testing O. Ginez J.-M. Daga P. Girard C. Landrault S. Pravossoudovitch A. Virazel (LIRMM) |
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| 3.2 | Qualification et génération de vecteurs pour la validation et le test de production de systèmes analogiques, mixtes et RF Yves JOANNON, Vincent BEROULLE, Chantal ROBACH, Smaïl TEDJINI, Jean-Louis CARBONERO (LCIS) |
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| 3.3 | Test et testabilité de structures numériques tolérantes aux fautes J. Vial, P. Girard, C. Landrault, S. Pravossoudovitch, A. Virazel (LIRMM) |
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| 3.4 | Amélioration de la vérification fonctionnelle Youssef Serrestou, Vincent Beroulle, Chantal Robach (LCIS) |
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| 3.5 | Resistive-Open Defect Influences in SRAM I/O Circuitry A. Ney, P. Girard, C. Landrault, S. Pravossoudovitch, A. Virazel, M. Bastian (LIRMM) |
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| 3.6 | Méthode de diagnostic unifiée pour circuits intégrés numériques A. Rousset, A. Bosio, P. Girard, S. Pravossoudovitch, C. Landrault, A. Virazel (LIRMM) |
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| 3.7 | Utilisation de ressources cryptographiques pour le test des circuits sécurisés M. Doulcier, M. L. Flottes, B. Rouzeyre (LIRMM) |
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| 3.8 | Impact du "Ground Bounce" sur le fonctionnement des circuits digitaux F. Azaïs, L. Larguier, M. Renovell (LIRMM) |
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| 3.9 | A Resistive open ATPG technique considering Recursive Dependency N. Houarche, M.Comte, M. Renovell (LIRMM) |
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| 3.10 | RF MEMS Series Capacitive Switch: Test & Diagnosis Hoang Nam NGUYEN, Libor RUFER, Emmanuel SIMEU, Salvador MIR (TIMA) |
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| 3.11 | Utilisation des techniques de regression pour le test et le diagnostic des composantes RF Rafik Khereddine, Emmanuel Simeu et Salvador Mir (TIMA) |
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| 3.12 | Analyse du profil de consommation des circuits asynchrones QDI David Rios-Arambula, Bertrand Folco, Yannick Monnet et Marc Renaudin (TIMA) |
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| 3.13 | Gestion de la consommation des noeuds de réseau de capteurs sans fil Aurelien Buhrig; Marc Renaudin (TIMA) |
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| 3.14 | La consommation des interconnexions dans les SOC Courtay Antoine (LESTER et IRISA/R2D2) |
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| 3.15 | Conception de convertisseurs haute-fréquence pour la gestion d'énergie des systèmes-sur-puce V. Pinon, B. Allard (Ampère) |
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| 3.16 | Nouvelle approche pour la conception d'un émetteur-récepteur très faible consommation Guillaume Terrasson - Renaud Briand (LIPSI-ESTIA) - Skandar Basrour (TIMA) |
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| 3.17 | Caractérisation de Cellules SRAM 4T Double-Grille Bastien Giraud, Andrei Vladimirescu et Amara Amara (ISEP) |
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| 3.18 | eSimu : a Fast and Accurate Energy Simulator for Software Based Estimations Nicolas Fournel, Antoine Fraboulet, Paul Feautrier (LIP/ ENS Lyon) |
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| 3.19 | Exploration du compromis latence-surface d'additionneurs CMOS asynchrones et dépendant aux données R. Perrot, N. Azémard, P. Maurine (LIRMM) |
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| 3.20 | Etude et estimation des performances de processeurs de communications Julien Nathalie, Senn Eric, Bolot Dominique, Monnereau David LESTER |
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| 12h00-13h30 |
Déjeuner
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| 13h30-14h30 |
Exposé E5 : Méthodes et Outils de Conception AMS et RF
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Animateur: Yann Deval (IXL)
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| 13h30-13h50 | Présentation du thème et bilan des journées thématiques Yann Deval (IXL) |
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| 13h50-14h10 | Couplage par le substrat dans les circuits mixtes et RF : mécanisme, illustration et modélisation Olivier Valorge et Francis Calmon (INSA de Lyon – INL) |
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| 14h10-14h30 | :Méthodologie de conception des circuits intégrés analogiques et mixtes Patricia Desgreys (ENST) |
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| 14h30-16h00 |
Session Poster P4 : Architectures Reconfigurables
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| 4.1 | Towards Self-Adaptability a Scalable MP-SOC Architecture Approach N. Saint-Jean, G. Sassatelli, P. Benoit, L. Torres, M. Robert (LIRMM) |
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| 4.2 | Architectural Synthesis and Temporal Partitioning for RTR Optimised Inplementation on Reconfigurable Systems Ting Liu, Camel Tanougast and Serge Weber (Laboratoire d’Instrumentation Electronique de Nancy) |
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| 4.3 | Emerging non volatile technologies for runtime FPGA configuration memory N. Bruchon, L. Torres, G. Sassatelli, G. Cambon (LIRMM) |
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| 4.4 | Self-organizing system achitectures based on FPGA reconfigurable technology S. Jovanovic, C. Tanougast et S. Weber (Université Henri Poincaré - Nancy 1, LIEN) |
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| 4.5 | Architectures Reconfigurables pour les Systèmes de Traitement du Signal Denis Teixeira Franco; Jean-François Naviner; Lirida Alves de B. Naviner (LTCI CNRS - GET/Télécom Pais) |
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| 4.6 | Novel CNTFET-based Reconfigurable Logic Gate Design J. Liu, I. O’Connor, D. Navarro, F. Gaffiot (INL) |
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| 4.7 | Vers la définition d’une plateforme reconfigurable au niveau système pour terminaux mobiles multi-standards et multi-modes Maroun OJAIL, Stéphane CHEVOBBE, Raphaël DAVID, Didier DEMIGNY (CEA, LIST) |
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| 4.8 | Toward a layered reconfiguration management for auto-adaptative SoC xun zhang, hassan.rabah, serge.weber (Lab d’Instrumentation Electronique de Nancy) |
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| 4.9 | Modélisation de niveau système des architectures matérielles reconfigurables Dorie Laurent, Le Nours Sébastien, Pasquier Olivier, Diouris Jean-François (Laboratoire IREENA) |
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| 4.10 | An Asynchronous Reconfigurable Architecture against Side-Channel Attacks Sumanta Chaudhuri, Sylvain Guilley, Philippe Hoogvorst, Jean-Luc Danger (ENST, CNRS LTCI) |
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| 4.11 | Une alternative pour implémenter la LUT : le crossbar synaptique Michel He, J.O Klein, Eric Belhaire (IEF) |
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| 4.12 | Study of the Specifications for a Robust Multi-Level Embedded FPGA Ziming ZOU, Jean-Luc DANGER and Sylvain GUILLEY (GET/ENST Département Comelec) |
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| 4.13 | SECURE ASYNCHRONOUS FPGA FOR EMBEDDED SYSTEMS (SAFE) Taha Beyrouthy, Alin Razafindraibe, Laurent Fesquet, Marc Renaudin (TIMA – INPG) |
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| 4.14 | Synthesis of Multi-mode digital signal processing systems Coussy Philippe, Casseau Emmanuel, Andriamisaina Caalith (LESTER, UBS) |
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| 4.15 | All-digital RF signal generation for software defined radio transmitters A. Frappé, A. Flament, B. Stefanelli, A. Cathelin, A. Kaiser (IEMN/ISEN) |
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| 4.16 | Process level synchronization on a centralized shared memory platform Samar Yazdani (UBO-LESTER/STMicroelectronics) |
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| 4.17 | Circuit intégré non-volatile et reconfigurable basé sur de la mémoire magnétique Weisheng Zhao, Eric Belhaire, Claude Chappert (IEF) |
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| 4.18 | Definition of A Dynamically Reconfigurable Interconnect Julien Lallet (IRISA R2D2) |
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| 4.19 | A Multiple Target Tracking SoC for Transport Security Jehangir KHAN , Smail.NIAR, Atika MENHAJ (LAMIH ROI) |
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| 4.20 | A Reconfigurable GSM--WIFI Radio Receiver Based on RF Sampling A. Latiri, P. Desgreys, P. Loumeau (LTCI -- UMR 5141) |
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| 16h00-17h00 |
Session Exposé E6 : Consommation et Energie dans les SOC-SIP
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Animateurs : Marc Renaudin (TIMA) et Nathalie Julien (LESTER)
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| 16h00-16h20 | Présentation du thème et bilan des journées thématiques Marc Renaudin (TIMA), Nathalie Julien (LESTER), Cécile Belleudy (LEAT) |
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| 16h20-17h00 | Optimisation de la conception du SoC, du process technologique jusqu’aux applications du processeur Lionel Saives (ARM France) |
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| 20h00-23h00 |
Bateau Mouche et Repas de Gala
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VENDREDI 15 JUIN
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| 09h00-10h30 |
Table Ronde : L’Avenir de la Microélectronique en France
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Animateur: Alain Greiner
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Participants :
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| NXP | Jean-Marc YANNOU SiP Innovation Manager CTO Process & Library Technologies |
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| Thales | Bernard CANDAELE Head SoC, IC and EDA Department |
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| STMicroelectronics | Dominique THOMAS Front end Technology and Manufacturing Advanced R&D, High Performance Logic & Derivative Director |
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| ANR | Prof Daniel ETIEMBLE LRI Université Paris Sud |
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| 10h30-11h00 |
Pause
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| 11h00-12h00 |
Assemblée Générale du GDR et Clôture
Animateur : Michel Renovell |
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